EDA产品
当前您所在的位置:首页 > EDA产品 > 数字SoC IC设计与优化 > 基于规则检查的时钟分析优化平台
基于规则检查的时钟分析优化平台

Empyrean ClockExplorer

  随着集成电路快速发展到16nm及以下先进工艺,SoC设计的规模和复杂性都迅速增加。时钟网络的质量对整个设计的性能影响也越来越大。时钟设计方面的问题会导致项目的延迟、设计的修改,甚至芯片量产的失败。对于前端和中端工程师,在签署RTL代码sdc文件之前,需要避免对时钟综合不友好的时钟结构和不适当的时钟约束;对于后端工程师,为了减少CTS设计周期,需要通过检查时钟网络的物理分布和分析时钟结构来优化CTS策略,在下一轮迭代之前,进行时钟综合结果瓶颈分析和修改。所有这一切都需要设计者大量的努力和多年的经验积累。
       ClockExplorer™ 提供了一个专业的时钟分析与诊断平台,解决不同设计阶段的时钟设计难点,可以有效缩短时钟设计周期,取得更好的时钟综合结果。它拥有功能强大的时钟Schematic图形展示,帮助设计者清晰掌握时钟的结构与相互关系,制定更好的CTS策略。基于规则检查的KPI系统集成了丰富的时钟检查条目,可以帮助设计者对时钟设计质量进行评估和把控,快速找到瓶颈问题,提高设计质量。
       ClockExplorer已被世界领先的诸多IC设计公司所采用,并证明具有非常高的应用价值。它的时钟Schematic示意图被认为是最清晰、最简洁的时钟结构展示方法。时钟 KPI 评分系统可以有效评估各阶段的时钟设计质量,已在各大设计公司的设计流程中起着关键作用。

 

 

相关下载
  • 基于规则检查的时钟分析优化平台datasheet
客户评价更多

成立于2009年
致力于面向泛半导体行业提供一站式EDA及相关服务

北京市朝阳区利泽中二路2号 望京科技园A座二层 
info@empyrean.com.cn
更多资讯请关注

京ICP备10043403号   京公网安备110105012021号   © 2019 北京华大九天软件有限公司 www.empyrean.com.cn