Empyrean ClockExplorer

       随着集成电路快速发展到先进工艺，SoC设计的规模和复杂性都迅速增加，时钟网络的质量对整个设计的性能影响也越来越大。时钟设计方面的问题会导致项目的延迟、设计的修改，甚至芯片量产的失败。因此，我们必须在设计过程中尽可能早地考虑时钟设计的潜在风险。 　　

       对于前端和中端工程师，在签署RTL代码sdc文件之前，需要避免对时钟综合不友好的时钟结构和不适当的时钟约束；对于后端工程师，为了减少CTS设计周期，需要通过检查时钟网络的物理分布和分析时钟结构来优化CTS策略，在下一轮迭代之前，进行时钟综合结果瓶颈分析和修改。所有这一切都需要设计者大量的努力和多年的经验积累。 　　

       Empyrean ClockExplorer®产品提供了一站式时钟分析和质量检查平台，解决不同设计阶段的时钟设计难点，可以有效缩短时钟设计周期，取得更好的时钟综合结果。它拥有功能强大的时钟结构图形展示，帮助用户清晰掌握时钟的结构与相互关系，制定更好的CTS策略。基于规则检查的时钟质量检视系统集成了丰富的时钟检查条目，可以帮助用户对时钟设计质量进行评估和把控，快速找到瓶颈问题，提高设计质量。 　　

       Empyrean ClockExplorer®的时钟结构示意图为用户提供了清晰、简洁的时钟结构展示方法，基于规则的时钟质量检视系统可以有效评估各阶段的时钟设计质量，获得了用户的广泛认可。