Empyrean FormalLint

         代码中的FSM状态机可能存在无法访问状态和死锁问题，冗余代码可能会导致设计占用更多面积并变得更加复杂，从而增加调试的难度；组合逻辑回路会导致意外的行为，包括振荡、不稳定的输出和电路的不可预测性。

         形式化规则集检查工具Empyrean Formal™Lint基于内嵌的规则集，可以帮助用户在RTL设计早期找到问题，从而保证设计的质量，并且这个过程不需要创建验证环境，易用性高，内存占用较小，运行速度快。FormalLint支持通用硬件设计语言、支持不可综合的设计自动黑盒化、支持GJB-9765和GJB-10157标准或客户指定的规则集、支持自动生成IEEE标准sva断言。当违反某些规则时，FormalLint工具不仅会报告，还会生成推荐用法，帮助用户修改错误。